AXI4

IPパッケージャーを使用してMaster側のAXI4-Liteインタフェースを追加する方法を解説しました。IP”AXI UART Lite”に文字列をAXI経由で入力し、シリアル出力するロジックを作成し、Zybo上で動作確認を行いました。

IPパッケージャーを使用してMaster側のAXI4-Liteインタフェースを追加する方法を解説しています。シリアル出力回路を例にXilinx社のIP”AXI UART Lite”のAXI4-Liteポートと接続可能なカスタムIPを作成しました。

ハードウェア言語で作成したRTLモジュールにIPパッケージャーを使用して、Master側のAXI4-Liteインタフェースを追加する方法を解説しています。カスタムIPのどこを変更すればよいか、図解しながらIPの内部構成を解説しています。

ハードウェア言語で作成したRTLモジュールにIPパッケージャーを使用してAXI4-Liteインタフェースを追加する方法を解説しています。作成したカスタムIPから、Vitis IDEのアプリケーションを作成する方法を具体的に解説しています。

ハードウェア言語で作成したRTLモジュールにIPパッケージャーを使用してAXI4-Liteインタフェースを追加する方法を解説しています。カスタムIPのどこを変更すればよいか、図解しながらIPの内部構成とカスタマイズ方法を解説しています。

本記事では、VerilogやVHDLなどのハードウェア言語を用いて作成したRTLモジュールの入出力に、IPパッケージャーを使用してAXI4-Liteインタフェースを楽に追加する方法を解説しています。まずは、カスタムIPの作成方法を紹介します。