Vitis 【外部映像送受信(1)】ZyboのHDMI入出力デモをVitisから実行してみた -ハードウェア構成 –
本記事では、Zynqが外部からのHDMI信号を受信しDDRメモリに格納した後、DDRメモリを読み出しVGA信号を送信するDigilent社のデモサンプルの解説を行い、デモサンプルをもとにZynq内部のハードウェア構成を作成しています。
2021-04
Vitis 
Xilinx SoC 任意精度型変数を使用して無限ループに陥った失敗談【原因と対策】
任意精度型変数の取りうる範囲を意識せずに扱った結果、無限ループに陥ってしまいました。その失敗談を交えつつ、無限ループを避ける対策をまとめました。
Xilinx SoC Vitis HLSの任意精度型ライブラリの使い方について解説
本記事では、任意精度型ライブラリの使い方について解説しました。任意精度型ライブラリの特徴や追加するメリット、使用時の注意点についてまとめたあと、任意精度整数型に含まれる有用なメソッドについても紹介しています。
Xilinx SoC 【Vitis HLS入門編(1)】高位合成の方法について解説 -掛け算IPをZyboに実装-
本記事では、掛け算を行う関数をハードウェアIPに高位合成し、さらに高位合成の結果を実感するためにLED点滅回路に実装しました。回路実装では、スイッチからの入力を掛け算してLEDに出力して、掛け算IPの動作を確認しています。
IP CORDIC IPを使ってFPGAで自然対数を計算する方法
CORDIC IPのarc tanhをうまく応用することによって、FPGA上でも自然対数の計算ができます。今回の記事ではVivado上で自然対数を計算するブロックデザインを作成し、シミュレータで計算精度を確認してみました。
VBAマクロ ビットマップ画像ファイルをヘッダファイルに変換するExcel VBAマクロ
本記事では、ビットマップ画像をヘッダファイルに変換するExcel VBAのマクロを作成します。作成したヘッダファイルはZybo上のDDRメモリに保存され、静止画をHDMI形式で出力できるようにアプリケーションにも実装してみました。