AXI4 自作RTLにAXI4-Liteインタフェース(M側)を追加する方法 (1)カスタムIPの内部構成について理解する
ハードウェア言語で作成したRTLモジュールにIPパッケージャーを使用して、Master側のAXI4-Liteインタフェースを追加する方法を解説しています。カスタムIPのどこを変更すればよいか、図解しながらIPの内部構成を解説しています。
2021-06
AXI4 
AXI4 自作RTLにAXI4-Liteインタフェース(S側)を追加する方法 (3)カスタムIPを用いたVitisプラットフォームプロジェクトの作成
ハードウェア言語で作成したRTLモジュールにIPパッケージャーを使用してAXI4-Liteインタフェースを追加する方法を解説しています。作成したカスタムIPから、Vitis IDEのアプリケーションを作成する方法を具体的に解説しています。
Xilinx SoC カスタムIPを含むプラットフォームビルド時のmakefileエラーを修正する方法
カスタムIPを含むXSAファイルからVitis2020.2でプラットフォームプロジェクトを生成・ビルドしたところmakefileにおけるエラーが発生しました。本記事では、エラーの修正方法について紹介します。
AXI4 自作RTLにAXI4-Liteインタフェース(S側)を追加する方法 (2) カスタムIPの内部構成について解説
ハードウェア言語で作成したRTLモジュールにIPパッケージャーを使用してAXI4-Liteインタフェースを追加する方法を解説しています。カスタムIPのどこを変更すればよいか、図解しながらIPの内部構成とカスタマイズ方法を解説しています。
AXI4 自作RTLにAXI4-Liteインタフェース(S側)を追加する方法 (1) カスタムIPの作成
本記事では、VerilogやVHDLなどのハードウェア言語を用いて作成したRTLモジュールの入出力に、IPパッケージャーを使用してAXI4-Liteインタフェースを楽に追加する方法を解説しています。まずは、カスタムIPの作成方法を紹介します。