ひがし研究所

Ubuntu20.04にVitis IDE2021.1とVivado ML2021.1をインストール

UbuntuにXilinx社のVitis統合ソフトウェアプラットフォーム2021.1とVivado ML 2021.1をインストールしました。インストールにあたり、いくつか詰まったところもあったので、その解決方法を記事にまとめています。

Xilinx SoC初期設定

IPパッケージャーを使用してMaster側のAXI4-Liteインタフェースを追加する方法を解説しました。IP”AXI UART Lite”に文字列をAXI経由で入力し、シリアル出力するロジックを作成し、Zybo上で動作確認を行いました。

AXI4Xilinx SoC

IPパッケージャーを使用してMaster側のAXI4-Liteインタフェースを追加する方法を解説しています。シリアル出力回路を例にXilinx社のIP”AXI UART Lite”のAXI4-Liteポートと接続可能なカスタムIPを作成しました。

AXI4Xilinx SoC

ハードウェア言語で作成したRTLモジュールにIPパッケージャーを使用して、Master側のAXI4-Liteインタフェースを追加する方法を解説しています。カスタムIPのどこを変更すればよいか、図解しながらIPの内部構成を解説しています。

AXI4Xilinx SoC

ハードウェア言語で作成したRTLモジュールにIPパッケージャーを使用してAXI4-Liteインタフェースを追加する方法を解説しています。作成したカスタムIPから、Vitis IDEのアプリケーションを作成する方法を具体的に解説しています。

AXI4Xilinx SoC

カスタムIPを含むXSAファイルからVitis2020.2でプラットフォームプロジェクトを生成・ビルドしたところmakefileにおけるエラーが発生しました。本記事では、エラーの修正方法について紹介します。

Xilinx SoCエラー対処方法

ハードウェア言語で作成したRTLモジュールにIPパッケージャーを使用してAXI4-Liteインタフェースを追加する方法を解説しています。カスタムIPのどこを変更すればよいか、図解しながらIPの内部構成とカスタマイズ方法を解説しています。

AXI4Xilinx SoC

本記事では、VerilogやVHDLなどのハードウェア言語を用いて作成したRTLモジュールの入出力に、IPパッケージャーを使用してAXI4-Liteインタフェースを楽に追加する方法を解説しています。まずは、カスタムIPの作成方法を紹介します。

AXI4Xilinx SoC

FPGA Zynqが外部からのHDMI信号を受信しDDRメモリに格納した後、DDRメモリを読み出しVGA信号を送信するアプリケーションの解説をZyboを使って行っています。ソースコードを例にHDMI信号を受信する際のAPIの使用方法を解説しました。

VitisXilinx SoC