Xilinx SoC

自作RTLにAXI4-Liteインタフェース(M側)を追加する方法 (2) IPコアAXI-UART Liteのレジスタに書き込む方法

IPパッケージャーを使用してMaster側のAXI4-Liteインタフェースを追加する方法を解説しています。シリアル出力回路を例にXilinx社のIP”AXI UART Lite”のAXI4-Liteポートと接続可能なカスタムIPを作成しました。

AXI4Xilinx SoC

ハードウェア言語で作成したRTLモジュールにIPパッケージャーを使用して、Master側のAXI4-Liteインタフェースを追加する方法を解説しています。カスタムIPのどこを変更すればよいか、図解しながらIPの内部構成を解説しています。

AXI4Xilinx SoC

ハードウェア言語で作成したRTLモジュールにIPパッケージャーを使用してAXI4-Liteインタフェースを追加する方法を解説しています。作成したカスタムIPから、Vitis IDEのアプリケーションを作成する方法を具体的に解説しています。

AXI4Xilinx SoC

カスタムIPを含むXSAファイルからVitis2020.2でプラットフォームプロジェクトを生成・ビルドしたところmakefileにおけるエラーが発生しました。本記事では、エラーの修正方法について紹介します。

Xilinx SoCエラー対処方法

ハードウェア言語で作成したRTLモジュールにIPパッケージャーを使用してAXI4-Liteインタフェースを追加する方法を解説しています。カスタムIPのどこを変更すればよいか、図解しながらIPの内部構成とカスタマイズ方法を解説しています。

AXI4Xilinx SoC

本記事では、VerilogやVHDLなどのハードウェア言語を用いて作成したRTLモジュールの入出力に、IPパッケージャーを使用してAXI4-Liteインタフェースを楽に追加する方法を解説しています。まずは、カスタムIPの作成方法を紹介します。

AXI4Xilinx SoC

FPGA Zynqが外部からのHDMI信号を受信しDDRメモリに格納した後、DDRメモリを読み出しVGA信号を送信するアプリケーションの解説をZyboを使って行っています。ソースコードを例にHDMI信号を受信する際のAPIの使用方法を解説しました。

VitisXilinx SoC

FPGA Zynqが外部からのHDMI信号を受信しDDRメモリに格納した後、DDRメモリを読み出しVGA信号を送信するアプリケーションの解説を行っています。HDMI信号をZynqが受信する際の割り込みの設定方法について紹介・解説しました。

VitisXilinx SoC

本サイトでは、Zynqが外部からのHDMI信号を受信しDDRメモリに格納した後、DDRメモリを読み出しVGA信号を送信するアプリケーションの解説を行っています。VGA信号をディスプレイへ送信する送信系のプログラムについて紹介・解説しました。

VitisXilinx SoC