Xilinx SoC

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AXI4

自作RTLにAXI4-Liteインタフェース(M側)を追加する方法 (2) IPコアAXI-UART Liteのレジスタに書き込む方法

IPパッケージャーを使用してMaster側のAXI4-Liteインタフェースを追加する方法を解説しています。シリアル出力回路を例にXilinx社のIP”AXI UART Lite”のAXI4-Liteポートと接続可能なカスタムIPを作成しました。
AXI4

自作RTLにAXI4-Liteインタフェース(M側)を追加する方法 (1)カスタムIPの内部構成について理解する

ハードウェア言語で作成したRTLモジュールにIPパッケージャーを使用して、Master側のAXI4-Liteインタフェースを追加する方法を解説しています。カスタムIPのどこを変更すればよいか、図解しながらIPの内部構成を解説しています。
AXI4

自作RTLにAXI4-Liteインタフェース(S側)を追加する方法 (3)カスタムIPを用いたVitisプラットフォームプロジェクトの作成

ハードウェア言語で作成したRTLモジュールにIPパッケージャーを使用してAXI4-Liteインタフェースを追加する方法を解説しています。作成したカスタムIPから、Vitis IDEのアプリケーションを作成する方法を具体的に解説しています。
Xilinx SoC

カスタムIPを含むプラットフォームビルド時のmakefileエラーを修正する方法

カスタムIPを含むXSAファイルからVitis2020.2でプラットフォームプロジェクトを生成・ビルドしたところmakefileにおけるエラーが発生しました。本記事では、エラーの修正方法について紹介します。
AXI4

自作RTLにAXI4-Liteインタフェース(S側)を追加する方法 (2) カスタムIPの内部構成について解説

ハードウェア言語で作成したRTLモジュールにIPパッケージャーを使用してAXI4-Liteインタフェースを追加する方法を解説しています。カスタムIPのどこを変更すればよいか、図解しながらIPの内部構成とカスタマイズ方法を解説しています。
AXI4

自作RTLにAXI4-Liteインタフェース(S側)を追加する方法 (1) カスタムIPの作成

本記事では、VerilogやVHDLなどのハードウェア言語を用いて作成したRTLモジュールの入出力に、IPパッケージャーを使用してAXI4-Liteインタフェースを楽に追加する方法を解説しています。まずは、カスタムIPの作成方法を紹介します。
Vitis

【外部映像送受信(4)】Zynq上で外部映像を送受信するアプリケーション(受信系の作成② ソースコードの解説)

FPGA Zynqが外部からのHDMI信号を受信しDDRメモリに格納した後、DDRメモリを読み出しVGA信号を送信するアプリケーションの解説をZyboを使って行っています。ソースコードを例にHDMI信号を受信する際のAPIの使用方法を解説しました。
Vitis

【外部映像送受信(3)】Zynq上で外部映像を送受信するアプリケーション(受信系の作成① HDMI接続時の割り込みハンドラの構成)

FPGA Zynqが外部からのHDMI信号を受信しDDRメモリに格納した後、DDRメモリを読み出しVGA信号を送信するアプリケーションの解説を行っています。HDMI信号をZynqが受信する際の割り込みの設定方法について紹介・解説しました。
Vitis

【外部映像送受信(2)】Zynq上で外部映像を送受信するアプリケーション(送信系の作成)

本サイトでは、Zynqが外部からのHDMI信号を受信しDDRメモリに格納した後、DDRメモリを読み出しVGA信号を送信するアプリケーションの解説を行っています。VGA信号をディスプレイへ送信する送信系のプログラムについて紹介・解説しました。